Intel製程問題
舉個例子
13代用Intel 7（實際為10納米）製程
Intel成日吹自家10納米等於人哋7納米
但問題嚟喇
13代i3（4C8T） Boost TDP 為 89W（相當於AMD CPU嘅65W TDP）
問題係5700G（8C16T，台積電7納米）嘅TDP一樣係65W
但係就可以多人哋一倍核心（當然性能冇多一倍）
INTEL架構係整合式 務求將 CORE I/O 溝通去到最低延遲 但當年卡製程下用整合式 係極難再塞更多核心 最後一代SKYLAKE 塞到10核已經熱到傻 係轉架構 新製程 大小核技術 先可以做更多核心
相版AMD ZEN架構 係分拆式 CORE I/O DIE分開封裝 一粒CORE DIE暫時最多可以做到8核 呢個就係jim keller 當年搵到個突破點令INTEL 手震左幾年 但問題 CORE I/O分開 兩方溝通出現高延遲 實用下會不定時出現少少窒機問題 最直接係用高頻RAM減少延遲
依家7000系 用DDR5 低頻RAM廢到一個極點 一樣要用高頻RAM 但高頻DDR5貴到乜咁 所以近排AMD YES向左走向右走收向左走向右走哂皮既原因
AMD最大卡關既問題係 單粒CORE只做到8核 就算有TSMC 5NM 仲未交到10核以上既CORE DIE
其實用X3D技術將CCD同IOD上下重疊封裝是否可行？
即係CCD疊喺IOD上面
呢個system in package封裝唔係冇
rpi02粒U就係咁
問題係個類U通常都唔係俾高性能晶片，因為唔均勻發熱同埋咁做亦面向返同Intel整合化嘅概念
假如成本考量，與其要用多層晶片呢啲未夠成熟不如繼續分散製程割細個晶片換取yield同配置柔韌性
話曬所有zen嘅lineup都共用core同IO chip，只係epyc/TR用第二種IO接應付更多IO要求
但未來如果AMD可以塞hbm落APU到，我覺得呢種多層晶片反而有用，將gpu die同hbm/大碼sam塞入去點都可以解決igpu過份爭ram memory呢個問題
