咁大cache 延遲一定好大
![[sosad]dw](/faces/draw/sosad.gif)
係咪閱讀理解fail?
你係咪唔識晶片設計
每個核心配備 36 MB 的私有 L2 快取,並能融合形成高達 432 MB 的虛擬 L3 快取,以及高達 3.5 GB 的虛擬 L4 快取,能為企業級交易與資料庫提供極低的存取延遲。
cache裡面要decode, cache越大 decoder要越多層
你唔向左走向右走識 一係就去讀返個EE學位 一係就問Ai啦
我負責設計CPU嘅工程師,根本唔負責對外面HBM嘅延遲,我在乎嘅係CPU裡面cache到core裡面嘅延遲
cpu內嘅延遲係自己部門嘅問題
資料庫嘅HBM到core係跨部門嘅事,即係唔關我事,係上面腦細嘅事